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PCIe链路端到端的数据传递 PCLe总线的层次结构

电子设计 2020-11-21 10:42 次阅读

PCIe总线概述

随着现代处理器技术的发展,在互连领域中,使用高速差分总线替代并行总线是大势所趋。与单端并行信号相比,高速差分信号可以使用更高的时钟频率,从而使用更少的信号线,完成之前需要许多单端并行数据信号才能达到的总线带宽。

PCI总线使用并行总线结构,在同一条总线上的所有外部设备共享总线带宽,而PCIe总线使用了高速差分总线,并采用端到端的连接方式,因此在每一条PCIe链路中只能连接两个设备。这使得PCIe与PCI总线采用的拓扑结构有所不同。PCIe总线除了在连接方式上与PCI总线不同之外,还使用了一些在网络通信中使用的技术,如支持多种数据路由方式,基于多通路的数据传递方式,和基于报文的数据传送方式,并充分考虑了在数据传送中出现服务质量QoS (Quality of Service)问题。

PCIe总线的基础知识

与PCI总线不同,PCIe总线使用端到端的连接方式,在一条PCIe链路的两端只能各连接一个设备,这两个设备互为是数据发送端和数据接收端。PCIe总线除了总线链路外,还具有多个层次,发送端发送数据时将通过这些层次,而接收端接收数据时也使用这些层次。PCIe总线使用的层次结构与网络协议栈较为类似。

1.1 端到端的数据传递

PCIe链路使用“端到端的数据传送方式”,发送端和接收端中都含有TX(发送逻辑)和RX(接收逻辑),其结构如图41所示。

 

 

由上图所示,在PCIe总线的物理链路的一个数据通路(Lane)中,由两组差分信号,共4根信号线组成。其中发送端的TX部件与接收端的RX部件使用一组差分信号连接,该链路也被称为发送端的发送链路,也是接收端的接收链路;而发送端的RX部件与接收端的TX部件使用另一组差分信号连接,该链路也被称为发送端的接收链路,也是接收端的发送链路。一个PCIe链路可以由多个Lane组成。

高速差分信号电气规范要求其发送端串接一个电容,以进行AC耦合。该电容也被称为AC耦合电容。PCIe链路使用差分信号进行数据传送,一个差分信号由D+和D-两根信号组成,信号接收端通过比较这两个信号的差值,判断发送端发送的是逻辑“1”还是逻辑“0”。

与单端信号相比,差分信号抗干扰的能力更强,因为差分信号在布线时要求“等长”、“等宽”、“贴近”,而且在同层。因此外部干扰噪声将被“同值”而且“同时”加载到D+和D-两根信号上,其差值在理想情况下为0,对信号的逻辑值产生的影响较小。因此差分信号可以使用更高的总线频率。

此外使用差分信号能有效抑制电磁干扰EMI(Electro Magnetic Interference)。由于差分信号D+与D-距离很近而且信号幅值相等、极性相反。这两根线与地线间耦合电磁场的幅值相等,将相互抵消,因此差分信号对外界的电磁干扰较小。当然差分信号的缺点也是显而易见的,一是差分信号使用两根信号传送一位数据;二是差分信号的布线相对严格一些。

PCIe链路可以由多条Lane组成,目前PCIe链路可以支持1、2、4、8、12、16和32个Lane,即×1、×2、×4、×8、×12、×16和×32宽度的PCIe链路。每一个Lane上使用的总线频率与PCIe总线使用的版本相关。

第1个PCIe总线规范为V1.0,之后依次为V1.0a,V1.1,V2.0和V2.1。目前PCIe总线的最新规范为V2.1,而V3.0正在开发过程中,预计在2010年发布。不同的PCIe总线规范所定义的总线频率和链路编码方式并不相同,如表41所示。

表41 PCIe总线规范与总线频率和编码的关系

 

 

如上表所示,不同的PCIe总线规范使用的总线频率并不相同,其使用的数据编码方式也不相同。PCIe总线V1.x和V2.0规范在物理层中使用8/10b编码,即在PCIe链路上的10 bit中含有8 bit的有效数据;而V3.0规范使用128/130b编码方式,即在PCIe链路上的130 bit中含有128 bit的有效数据。

由上表所示,V3.0规范使用的总线频率虽然只有4GHz,但是其有效带宽是V2.x的两倍。下文将以V2.x规范为例,说明不同宽度PCIe链路所能提供的峰值带宽,如表42所示。

表42 PCIe总线的峰值带宽

 

 

由上表所示,×32的PCIe链路可以提供160GT/s的链路带宽,远高于PCI/PCI-X总线所能提供的峰值带宽。而即将推出的PCIe V3.0规范使用4GHz的总线频率,将进一步提高PCIe链路的峰值带宽。

在PCIe总线中,使用GT(Gigatransfer)计算PCIe链路的峰值带宽。GT是在PCIe链路上传递的峰值带宽,其计算公式为总线频率×数据位宽×2。

在PCIe总线中,影响有效带宽的因素有很多,因而其有效带宽较难计算。尽管如此,PCIe总线提供的有效带宽还是远高于PCI总线。PCIe总线也有其弱点,其中最突出的问题是传送延时。

PCIe链路使用串行方式进行数据传送,然而在芯片内部,数据总线仍然是并行的,因此PCIe链路接口需要进行串并转换,这种串并转换将产生较大的延时。除此之外PCIe总线的数据报文需要经过事务层、数据链路层和物理层,这些数据报文在穿越这些层次时,也将带来延时。

在基于PCIe总线的设备中,×1的PCIe链路最为常见,而×12的PCIe链路极少出现,×4和×8的PCIe设备也不多见。Intel通常在ICH中集成了多个×1的PCIe链路用来连接低速外设,而在MCH中集成了一个×16的PCIe链路用于连接显卡控制器。而PowerPC处理器通常能够支持×8、×4、×2和×1的PCIe链路。

PCIe总线物理链路间的数据传送使用基于时钟的同步传送机制,但是在物理链路上并没有时钟线,PCIe总线的接收端含有时钟恢复模块CDR(Clock Data Recovery),CDR将从接收报文中提取接收时钟,从而进行同步数据传递。

值得注意的是,在一个PCIe设备中除了需要从报文中提取时钟外,还使用了REFCLK+和REFCLK-信号对作为本地参考时钟,这个信号对的描述见下文。

1.2 PCIe总线使用的信号

PCIe设备使用两种电源信号供电,分别是Vcc与Vaux,其额定电压为3.3V。其中Vcc为主电源,PCIe设备使用的主要逻辑模块均使用Vcc供电,而一些与电源管理相关的逻辑使用Vaux供电。在PCIe设备中,一些特殊的寄存器通常使用Vaux供电,如Sticky Register,此时即使PCIe设备的Vcc被移除,这些与电源管理相关的逻辑状态和这些特殊寄存器的内容也不会发生改变。

在PCIe总线中,使用Vaux的主要原因是为了降低功耗和缩短系统恢复时间。因为Vaux在多数情况下并不会被移除,因此当PCIe设备的Vcc恢复后,该设备不用重新恢复使用Vaux供电的逻辑,从而设备可以很快地恢复到正常工作状状态。

PCIe链路的最大宽度为×32,但是在实际应用中,×32的链路宽度极少使用。在一个处理器系统中,一般提供×16的PCIe插槽,并使用PETp0~15、PETn0~15和PERp0~15、PERn0~15共64根信号线组成32对差分信号,其中16对PETxx信号用于发送链路,另外16对PERxx信号用于接收链路。除此之外PCIe总线还使用了下列辅助信号。

1 PERST#信号

该信号为全局复位信号,由处理器系统提供,处理器系统需要为PCIe插槽和PCIe设备提供该复位信号。PCIe设备使用该信号复位内部逻辑。当该信号有效时,PCIe设备将进行复位操作。PCIe总线定义了多种复位方式,其中Cold Reset和Warm Reset这两种复位方式的实现与该信号有关,详见第1.5节。

2 REFCLK+和REFCLK-信号

在一个处理器系统中,可能含有许多PCIe设备,这些设备可以作为Add-In卡与PCIe插槽连接,也可以作为内置模块,与处理器系统提供的PCIe链路直接相连,而不需要经过PCIe插槽。PCIe设备与PCIe插槽都具有REFCLK+和REFCLK-信号,其中PCIe插槽使用这组信号与处理器系统同步。

在一个处理器系统中,通常采用专用逻辑向PCIe插槽提供REFCLK+和REFCLK-信号,如图42所示。其中100Mhz的时钟源由晶振提供,并经过一个“一推多”的差分时钟驱动器生成多个同相位的时钟源,与PCIe插槽一一对应连接。

 

 

PCIe插槽需要使用参考时钟,其频率范围为100MHz±300ppm。处理器系统需要为每一个PCIe插槽、MCH、ICH和Switch提供参考时钟。而且要求在一个处理器系统中,时钟驱动器产生的参考时钟信号到每一个PCIe插槽(MCH、ICH和Swith)的距离差在15英寸之内。通常信号的传播速度接近光速,约为6英寸/ns,由此可见,不同PCIe插槽间REFCLK+和REFCLK-信号的传送延时差约为2.5ns。

当PCIe设备作为Add-In卡连接在PCIe插槽时,可以直接使用PCIe插槽提供的REFCLK+和REFCLK-信号,也可以使用独立的参考时钟,只要这个参考时钟在100MHz±300ppm范围内即可。内置的PCIe设备与Add-In卡在处理REFCLK+和REFCLK-信号时使用的方法类似,但是PCIe设备可以使用独立的参考时钟,而不使用REFCLK+和REFCLK-信号。

在PCIe设备配置空间的Link Control Register中,含有一个“Common Clock Configuration”位。当该位为1时,表示该设备与PCIe链路的对端设备使用“同相位”的参考时钟;如果为0,表示该设备与PCIe链路的对端设备使用的参考时钟是异步的。

在PCIe设备中,“Common Clock Configuration”位的缺省值为0,此时PCIe设备使用的参考时钟与对端设备没有任何联系,PCIe链路两端设备使用的参考时钟可以异步设置。这个异步时钟设置方法对于使用PCIe链路进行远程连接时尤为重要。

在一个处理器系统中,如果使用PCIe链路进行机箱到机箱间的互连,因为参考时钟可以异步设置,机箱到机箱之间进行数据传送时仅需要差分信号线即可,而不需要参考时钟,从而极大降低了连接难度。

3 WAKE#信号

当PCIe设备进入休眠状态,主电源已经停止供电时,PCIe设备使用该信号向处理器系统提交唤醒请求,使处理器系统重新为该PCIe设备提供主电源Vcc。在PCIe总线中,WAKE#信号是可选的,因此使用WAKE#信号唤醒PCIe设备的机制也是可选的。值得注意的是产生该信号的硬件逻辑必须使用辅助电源Vaux供电。

WAKE#是一个Open Drain信号,一个处理器的所有PCIe设备可以将WAKE#信号进行线与后,统一发送给处理器系统的电源控制器。当某个PCIe设备需要被唤醒时,该设备首先置WAKE#信号有效,然后在经过一段延时之后,处理器系统开始为该设备提供主电源Vcc,并使用PERST#信号对该设备进行复位操作。此时WAKE#信号需要始终保持为低,当主电源Vcc上电完成之后,PERST#信号也将置为无效并结束复位,WAKE#信号也将随之置为无效,结束整个唤醒过程。

PCIe设备除了可以使用WAKE#信号实现唤醒功能外,还可以使用Beacon信号实现唤醒功能。与WAKE#信号实现唤醒功能不同,Beacon使用In-band信号,即差分信号D+和D-实现唤醒功能。Beacon信号DC平衡,由一组通过D+和D-信号生成的脉冲信号组成。这些脉冲信号宽度的最小值为2ns,最大值为16us。当PCIe设备准备退出L2状态(该状态为PCIe设备使用的一种低功耗状态)时,可以使用Beacon信号,提交唤醒请求。

4 SMCLK和SMDAT信号

SMCLK和SMDAT信号与x86处理器的SMBus(System Mangement Bus)相关。SMBus于1995年由Intel提出,SMBus由SMCLK和SMDAT信号组成。SMBus源于I2C总线,但是与I2C总线存在一些差异。

SMBus的最高总线频率为100KHz,而I2C总线可以支持400KHz和2MHz的总线频率。此外SMBus上的从设备具有超时功能,当从设备发现主设备发出的时钟信号保持低电平超过35ms时,将引发从设备的超时复位。在正常情况下,SMBus的主设备使用的总线频率最低为10KHz,以避免从设备在正常使用过程中出现超时。

在SMbus中,如果主设备需要复位从设备时,可以使用这种超时机制。而I2C总线只能使用硬件信号才能实现这种复位操作,在I2C总线中,如果从设备出现错误时,单纯通过主设备是无法复位从设备的。

SMBus还支持Alert Response机制。当从设备产生一个中断时,并不会立即清除该中断,直到主设备向0b0001100地址发出命令。

上文所述的SMBus和I2C总线的区别还是局限于物理层和链路层上,实际上SMBus还含有网络层。SMBus还在网络层上定义了11种总线协议,用来实现报文传递。

SMBus在x86处理器系统中得到了大规模普及,其主要作用是管理处理器系统的外部设备,并收集外设的运行信息,特别是一些与智能电源管理相关的信息。PCI和PCIe插槽也为SMBus预留了接口,以便于PCI/PCIe设备与处理器系统进行交互。

Linux系统中,SMBus得到了广泛的应用,ACPI也为SMBus定义了一系列命令,用于智能电池、电池充电器与处理器系统之间的通信。在Windows操作系统中,有关外部设备的描述信息,也是通过SMBus获得的。

5 JTAG信号

JTAG(Joint Test Action Group)是一种国际标准测试协议,与IEEE 1149.1兼容,主要用于芯片内部测试。目前绝大多数器件都支持JTAG测试标准。JTAG信号由TRST#、TCK、TDI、TDO和TMS信号组成。其中TRST#为复位信号;TCK为时钟信号;TDI和TDO分别与数据输入和数据输出对应;而TMS信号为模式选择。

JTAG允许多个器件通过JTAG接口串联在一起,并形成一个JTAG链。目前FPGA和EPLD可以借用JTAG接口实现在线编程ISP(In-System Programming)功能。处理器也可以使用JTAG接口进行系统级调试工作,如设置断点、读取内部寄存器和存储器等一系列操作。除此之外JTAG接口也可用作“逆向工程”,分析一个产品的实现细节,因此在正式产品中,一般不保留JTAG接口。

6 PRSNT1#和PRSNT2#信号

PRSNT1#和PRSNT2#信号与PCIe设备的热插拔相关。在基于PCIe总线的Add-in卡中,PRSNT1#和PRSNT2#信号直接相连,而在处理器主板中,PRSNT1#信号接地,而PRSNT2#信号通过上拉电阻接为高。PCIe设备的热插拔结构如图43所示。

 

 

如上图所示,当Add-In卡没有插入时,处理器主板的PRSNT2#信号由上拉电阻接为高,而当Add-In卡插入时主板的PRSNT2#信号将与PRSNT1#信号通过Add-In卡连通,此时PRSNT2#信号为低。处理器主板的热插拔控制逻辑将捕获这个“低电平”,得知Add-In卡已经插入,从而触发系统软件进行相应地处理。

Add-In卡拔出的工作机制与插入类似。当Add-in卡连接在处理器主板时,处理器主板的PRSNT2#信号为低,当Add-In卡拔出后,处理器主板的PRSNT2#信号为高。处理器主板的热插拔控制逻辑将捕获这个“高电平”,得知Add-In卡已经被拔出,从而触发系统软件进行相应地处理。

不同的处理器系统处理PCIe设备热拔插的过程并不相同,在一个实际的处理器系统中,热拔插设备的实现也远比图43中的示例复杂得多。值得注意的是,在实现热拔插功能时,Add-in Card需要使用“长短针”结构。

如图43所示,PRSNT1#和PRSNT2#信号使用的金手指长度是其他信号的一半。因此当PCIe设备插入插槽时,PRSNT1#和PRSNT2#信号在其他金手指与PCIe插槽完全接触,并经过一段延时后,才能与插槽完全接触;当PCIe设备从PCIe插槽中拔出时,这两个信号首先与PCIe插槽断连,再经过一段延时后,其他信号才能与插槽断连。系统软件可以使用这段延时,进行一些热拔插处理。

1.3 PCLe总线的层次结构

PCIe总线采用了串行连接方式,并使用数据包(Packet)进行数据传输,采用这种结构有效去除了在PCI总线中存在的一些边带信号,如INTx和PME#等信号。在PCIe总线中,数据报文在接收和发送过程中,需要通过多个层次,包括事务层、数据链路层和物理层。PCIe总线的层次结构如图44所示。

 

 

PCIe总线的层次组成结构与网络中的层次结构有类似之处,但是PCIe总线的各个层次都是使用硬件逻辑实现的。在PCIe体系结构中,数据报文首先在设备的核心层(Device Core)中产生,然后再经过该设备的事务层(Transaction Layer)、数据链路层(Data Link Layer)和物理层(Physical Layer),最终发送出去。而接收端的数据也需要通过物理层、数据链路和事务层,并最终到达Device Core。

1 事务层

事务层定义了PCIe总线使用总线事务,其中多数总线事务与PCI总线兼容。这些总线事务可以通过Switch等设备传送到其他PCIe设备或者RC。RC也可以使用这些总线事务访问PCIe设备。

事务层接收来自PCIe设备核心层的数据,并将其封装为TLP(Transaction Layer Packet)后,发向数据链路层。此外事务层还可以从数据链路层中接收数据报文,然后转发至PCIe设备的核心层。

事务层的一个重要工作是处理PCIe总线的“序”。在PCIe总线中,“序”的概念非常重要,也较难理解。在PCIe总线中,事务层传递报文时可以乱序,这为PCIe设备的设计制造了不小的麻烦。事务层还使用流量控制机制保证PCIe链路的使用效率。有关事务层的详细说明见第6章。

2 数据链路层

数据链路层保证来自发送端事务层的报文可以可靠、完整地发送到接收端的数据链路层。来自事务层的报文在通过数据链路层时,将被添加Sequence Number前缀和CRC后缀。数据链路层使用ACK/NAK协议保证报文的可靠传递。

PCIe总线的数据链路层还定义了多种DLLP(Data Link Layer Packet),DLLP产生于数据链路层,终止于数据链路层。值得注意的是,TLP与DLLP并不相同,DLLP并不是由TLP加上Sequence Number前缀和CRC后缀组成的。

3 物理层

物理层是PCIe总线的最底层,将PCIe设备连接在一起。PCIe总线的物理电气特性决定了PCIe链路只能使用端到端的连接方式。PCIe总线的物理层为PCIe设备间的数据通信提供传送介质,为数据传送提供可靠的物理环境。

物理层是PCIe体系结构最重要,也是最难以实现的组成部分。PCIe总线的物理层定义了LTSSM(Link Training and Status State Machine)状态机,PCIe链路使用该状态机管理链路状态,并进行链路训练、链路恢复和电源管理。

PCIe总线的物理层还定义了一些专门的“序列”,有的书籍将物理层这些“序列”称为PLP(Phsical Layer Packer),这些序列用于同步PCIe链路,并进行链路管理。值得注意的是PCIe设备发送PLP与发送TLP的过程有所不同。对于系统软件而言,物理层几乎不可见,但是系统程序员仍有必要较为深入地理解物理层的工作原理。

1.4 数据链路的扩展

PCIe链路使用端到端的数据传送方式。在一条PCIe链路中,这两个端口是完全对等的,分别连接发送与接收设备,而且一个PCIe链路的一端只能连接一个发送设备或者接收设备。因此PCIe链路必须使用Switch扩展PCIe链路后,才能连接多个设备。使用Switch进行链路扩展的实例如图45所示。

 

 

在PCIe总线中,Switch[2]是一个特殊的设备,该设备由1个上游端口和2~n个下游端口组成。PCIe总线规定,在一个Switch中可以与RC直接或者间接相连[3]的端口为上游端口,在PCIe总线中,RC的位置一般在上方,这也是上游端口这个称呼的由来。在Switch中除了上游端口外,其他所有端口都被称为下游端口。下游端口一般与EP相连,或者连接下一级Switch继续扩展PCIe链路。其中与上游端口相连的PCIe链路被称为上游链路,与下游端口相连的PCIe链路被称为下游链路。

上游链路和下游链路是一个相对的概念。如上图所示,Switch与EP2连接的PCIe链路,对于EP2而言是上游链路,而对Switch而言是下游链路。

在上图所示的Switch中含有3个端口,其中一个是上游端口(Upstream Port),而其他两个为下游端口(Downstream Port)。其中上游端口与RC或者其他Switch的下游端口相连,而下游端口与EP或者其他Switch的上游端口相连。

在Switch中,还有两个与端口相关的概念,分别是Egress端口和Ingress端口。这两个端口与通过Switch的数据流向有关。其中Egress端口指发送端口,即数据离开Switch使用的端口;Ingress端口指接收端口即数据进入Switch使用的端口。

Egress端口和Ingress端口与上下游端口没有对应关系。在Switch中,上下游端口可以作为Egress端口,也可以作为Ingress端口。如图45所示,RC对EP3的内部寄存器进行写操作时,Switch的上游端口为Ingress端口,而下游端口为Egress端口;当EP3对主存储器进行DMA写操作时,该Switch的上游端口为Egress端口,而下游端口为Ingress端口。

PCIe总线还规定了一种特殊的Switch连接方式,即Crosslink连接模式。支持这种模式的Switch,其上游端口可以与其他Switch的上游端口连接,其下游端口可以与其他Switch的下游端口连接。

PCIe总线提供CrossLink连接模式的主要目的是为了解决不同处理器系统之间的互连,如图46所示。使用CrossLink连接模式时,虽然从物理结构上看,一个Switch的上/下游端口与另一个Switch的上/下游端口直接相连,但是这个PCIe链路经过训练后,仍然是一个端口作为上游端口,而另一个作为下游端口。

 

 

处理器系统1与处理器系统2间的数据交换可以通过Crosslink进行。当处理器系统1(2)访问的PCI总线域的地址空间或者Requester ID不在处理器系统1(2)内时,这些数据将被Crosslink端口接收,并传递到对端处理器系统中。Crosslink对端接口的P2P桥将接收来自另一个处理器域的数据请求,并将其转换为本处理器域的数据请求。

使用Crosslink方式连接两个拓扑结构完全相同的处理器系统时,仍然有不足之处。假设图46中的处理器系统1和2的RC使用的ID号都为0,而主存储器都是从0x0000-0000开始编址时。当处理器1读取EP2的某段PCI总线空间时,EP2将使用ID路由方式,将完成报文传送给ID号为0的PCI设备,此时是处理器2的RC而不是处理器1的RC收到EP2的数据。因为处理器1和2的RC使用的ID号都为0,EP2不能区分这两个RC。

由上所述,使用Crosslink方式并不能完全解决两个处理器系统的互连问题,因此在有些Switch中支持非透明桥结构。这种结构与PCI总线非透明桥的实现机制类似,本章对此不做进一步说明。

使用非透明桥仅解决了两个处理器间数据通路问题,但是不便于NUMA结构对外部设备的统一管理。PCIe总线对此问题的最终解决方法是使用MR-IOV技术,该技术要求Switch具有多个上游端口分别与不同的RC互连。目前PLX公司已经可以提供具有多个上游端口的Switch,但是尚未实现MR-IOV技术涉及的一些与虚拟化相关的技术。

即便MR-IOV技术可以合理解决多个处理器间的数据访问和对PCIe设备的配置管理,使用PCIe总线进行两个或者多个处理器系统间的数据传递仍然是一个不小问题。因为PCIe总线的传送延时仍然是制约其在大规模处理器系统互连中应用的重要因素。

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骁龙888处理器发布会后!高通回应恢复向华为供应芯片

脱离华为后,新荣耀能否超越华为?

如果按照去年的情况来看,在这个12月份荣耀将会发布v40系列手机,这是华为荣耀年底的压箱之作。不过现....
的头像 我快闭嘴 发表于 12-02 13:45 309次 阅读
脱离华为后,新荣耀能否超越华为?

华为芯片紧缺,明年或只发布P50系列

今年我们才正式知道了,华为的影响力,特别是在全球范围内的影响力,真的非常大。尤其是在5G方面,凭借5....
的头像 我快闭嘴 发表于 12-02 13:41 670次 阅读
华为芯片紧缺,明年或只发布P50系列

realme新旗舰曝光:搭载骁龙888

主打极致性能的realme新系列搭载骁龙888,基于5nm工艺制程打造,集成高通第三代5G基带及射频....
的头像 我快闭嘴 发表于 12-02 13:05 135次 阅读
realme新旗舰曝光:搭载骁龙888

德州仪器6核高性能处理器TMS320C6472的主要特性与优势

德州仪器 (TI) 推出的业界最低功耗 6 核 DSP,该款 TMS320C6472 器件旨在满足要....
发表于 12-02 12:59 28次 阅读
德州仪器6核高性能处理器TMS320C6472的主要特性与优势

数字信号控制器TMS320LF2401A的特点及应用分析

TI公司推出的基于TI的数字信号处理器(DSP)TMS320C2xx DSP CPU核的数字信号控制....
发表于 12-02 12:21 37次 阅读
数字信号控制器TMS320LF2401A的特点及应用分析

官宣:小米11全球首发高通骁龙888处理器

12月2日消息,在昨晚的骁龙技术峰会上,高通发布新一代旗舰处理器,正式命名为骁龙888,与此同时,官....
的头像 我快闭嘴 发表于 12-02 12:12 348次 阅读
官宣:小米11全球首发高通骁龙888处理器

高通新一代处理器为何命名骁龙888?

转眼时间已经来到了12月底,到了这个时间,高通很快就要发布自己的旗舰处理器了。对于高通下一代将要发布....
的头像 我快闭嘴 发表于 12-02 12:09 144次 阅读
高通新一代处理器为何命名骁龙888?

音频编解码器ADAU1777的功能特性及应用

ADAU1777是一款具有四个输入和两个输出的编解码器,内置数字处理器,可执行滤波、电平控制、信号电....
发表于 12-02 11:56 73次 阅读
音频编解码器ADAU1777的功能特性及应用

魅族宣布搭载骁龙888的新机将在 2021年春季发布

高通在 2020 骁龙技术峰会上正式发布了骁龙 888 旗舰平台处理器,提供完全集成式的 5G 调制....
的头像 璟琰乀 发表于 12-02 11:55 167次 阅读
魅族宣布搭载骁龙888的新机将在 2021年春季发布

三星GalaxyS21系列旗舰或将明年1月发布

全新的三星GalaxyS21系列旗舰预计在明年1月发布,相比往年推出S系列手机提前一个月时间,而三星....
的头像 我快闭嘴 发表于 12-02 11:43 766次 阅读
三星GalaxyS21系列旗舰或将明年1月发布

新款Z3 Air配置更新,搭载英特尔新款10代酷睿处理器,升级至6核12线程

机械革命新款 Z3 Air 配置更新,搭载了英特尔新款 10 代酷睿处理器 i5-10500H ,规....
的头像 工程师邓生 发表于 12-02 11:35 125次 阅读
新款Z3 Air配置更新,搭载英特尔新款10代酷睿处理器,升级至6核12线程

CPU、GPU及AI将成为处理器的三大核心方向

用电脑这么多年,大家现在能分清CPU和处理器的关系吗?很多年中,大家默认处理器就等于CPU,后者全称....
的头像 如意 发表于 12-02 10:54 115次 阅读
CPU、GPU及AI将成为处理器的三大核心方向

解读骁龙888移动平台的四大特性

高通在骁龙技术峰会首日发布了最新一代旗舰级平台——高通骁龙888 5G移动平台,这一名称被高通技术公....
的头像 我快闭嘴 发表于 12-02 10:23 325次 阅读
解读骁龙888移动平台的四大特性

新款桌面锐龙5000系列成功问世

7nm Zen3架构的桌面锐龙5000系列已经发布了,明年初还会有同样Zen3架构的移动端锐龙500....
的头像 lhl545545 发表于 12-02 10:22 151次 阅读
新款桌面锐龙5000系列成功问世

Intel处理器发展的三大核心:CPU、GPU、AI,三位一体

用电脑这么多年,大家现在能分清CPU和处理器的关系吗?很多年中,大家默认处理器就等于CPU,后者全称....
的头像 工程师邓生 发表于 12-02 10:20 210次 阅读
Intel处理器发展的三大核心:CPU、GPU、AI,三位一体

骁龙888处理器已发布 高通:期待未来与荣耀的合作

骁龙888处理器已经发布,已经有不少国产厂商宣布会首发它。 发布会后,高通公司总裁安蒙接受媒体采访时....
的头像 工程师邓生 发表于 12-02 10:14 2179次 阅读
骁龙888处理器已发布 高通:期待未来与荣耀的合作

RISC-V指令集处理器频率已超5GHz,有望取代Intel

十年前,一个想法诞生于加利福尼亚大学伯克利分校的一个实验室中,他们创造了一种通用的计算机芯片语言,按....
的头像 如意 发表于 12-02 10:06 218次 阅读
RISC-V指令集处理器频率已超5GHz,有望取代Intel

iPad mini 6处理器性能曝光

就目前的爆料来看,2021年可能有多达四款iPad发布。
的头像 lhl545545 发表于 12-02 09:56 321次 阅读
iPad mini 6处理器性能曝光

英特尔悄然发布i5-10500H:升级至6核12线程

机械革命新款 Z3 Air 配置更新,搭载了英特尔新款 10 代酷睿处理器 i5-10500H ,规....
的头像 璟琰乀 发表于 12-02 09:54 96次 阅读
英特尔悄然发布i5-10500H:升级至6核12线程

台积电第四季度7nm、5nm芯片将满产能出货

之前有消息称台积电5nm、7nm订单非常的多,到底有多少呢?
的头像 lhl545545 发表于 12-02 09:54 135次 阅读
台积电第四季度7nm、5nm芯片将满产能出货

高通骁龙888旗舰处理器正式发布:5nm工艺

高通在 2020 骁龙技术峰会上正式发布了骁龙 888 旗舰平台处理器,将支持下一代旗舰智能手机。 ....
的头像 璟琰乀 发表于 12-02 09:46 260次 阅读
高通骁龙888旗舰处理器正式发布:5nm工艺

高通提前“偷跑”新一代旗舰级骁龙5G移动平台

发布会近在咫尺,高通中国官微今晚也皮了一下,提前“偷跑”新一代旗舰级骁龙5G移动平台。官微放出的照片....
的头像 lhl545545 发表于 12-02 09:45 126次 阅读
高通提前“偷跑”新一代旗舰级骁龙5G移动平台

十代酷睿普遍突破5GHz频率的成果原因是什么?

一直以来,“频率越高,速度越快”可以说都是大家对于电子产品最为直观的印象。
的头像 lhl545545 发表于 12-02 09:39 129次 阅读
十代酷睿普遍突破5GHz频率的成果原因是什么?

骁龙888发布,高通:累计已投入660亿美元

在今天举行的2020 骁龙技术峰会上,高通正式发布了骁龙 888 旗舰平台处理器。 骁龙 888将采....
的头像 璟琰乀 发表于 12-02 09:35 158次 阅读
骁龙888发布,高通:累计已投入660亿美元

联想显版终于正式上线

其具备i5-1135G7、16GB内存、512G固态硬盘、MX450独显等核心参数,售价6299元,....
的头像 lhl545545 发表于 12-02 09:30 183次 阅读
联想显版终于正式上线

高通宣布推出全新的旗舰5G芯片骁龙888

在1日晚间线上举行的“2020高通骁龙技术峰会”上,高通公司总裁安蒙在开幕演讲中指出,骁龙一直为整个....
的头像 我快闭嘴 发表于 12-02 09:22 298次 阅读
高通宣布推出全新的旗舰5G芯片骁龙888

选购笔记本电脑记得避免这三大坑

双11过去了,马上就是双12了,年底还有元旦,各种剁手节让人买起来好不费劲。年底也是很多人升级电脑的....
的头像 如意 发表于 12-02 09:12 160次 阅读
选购笔记本电脑记得避免这三大坑

高通官宣骁龙888,采用三星5nm工艺和集成5G基带

一年一度的骁龙技术峰会上,高通正式发布了新一代移动旗舰平台,名字不是按惯例延续下来的骁龙875,而是....
的头像 如意 发表于 12-02 09:07 333次 阅读
高通官宣骁龙888,采用三星5nm工艺和集成5G基带

高通宣布推出最新一代的旗舰级平台:高通骁龙™888 5G移动平台

2020年12月1日,在高通骁龙技术峰会首日,高通公司总裁安蒙(Cristiano Amon)携手全....
的头像 我快闭嘴 发表于 12-02 09:04 246次 阅读
高通宣布推出最新一代的旗舰级平台:高通骁龙™888 5G移动平台

联想今日发布2021款YOGA Pro 13s Carbon笔记本

今日,联想发布2021款YOGA Pro 13s Carbon笔记本。
的头像 lhl545545 发表于 12-02 09:02 208次 阅读
联想今日发布2021款YOGA Pro 13s Carbon笔记本

三星Note20(Exynos版)相机测试结果揭晓

12月1日消息,三星Galaxy Note20有两个版本,一个是搭载高通处理器,另一个则是搭载Exy....
的头像 我快闭嘴 发表于 12-01 17:15 759次 阅读
三星Note20(Exynos版)相机测试结果揭晓

机器学习处理器单元支持浮点的乘加运算

  随着机器学习(Machine Learning)领域越来越多地使用现场可编程门阵列(FPGA)来进行推理(inference)加速,而传统F...
发表于 11-26 06:42 0次 阅读
机器学习处理器单元支持浮点的乘加运算

PCIe 3.0/4.0的链路均衡的工作原理

  PCIe接口自从被推出以来,已经成为了PC和Server上最重要的接口。为了更高了数据吞吐率,PCI-SIG组织不断刷新接口...
发表于 11-25 06:19 101次 阅读
PCIe 3.0/4.0的链路均衡的工作原理

如何在STM32F10x处理器平台中实现IAP功能?

Cortex-M3是首款基于v7-M体系结构的32位标准处理器,结构,包含高效灵活的Thumb-2指令集,拥有杰出的低功耗特性,为微控制器...
发表于 11-24 06:42 0次 阅读
如何在STM32F10x处理器平台中实现IAP功能?

首款基于Pixelworks的第六代移动视觉处理器i6发布

提供领先的创新视频和显示处理解决方案提供商——Pixelworks, Inc.(纳斯达克股票代码:PXLW)今日发布了其第六代移动视觉...
发表于 11-23 14:02 202次 阅读
首款基于Pixelworks的第六代移动视觉处理器i6发布

OPA4134 IV转换差分信号转为单端信号

想问一下该电路的差分信号转为单端信号最好的芯片跟电路接法要怎么接?...
发表于 11-15 14:28 303次 阅读
OPA4134 IV转换差分信号转为单端信号

STM32L552CCT6 STMicroelectronics STM32L5超低功耗微控制器

oelectronics STM32 L5超低功耗MCU设计用于需要高安全性和低功耗的嵌入式应用。这些MCU基于Arm树皮-M33处理器及其TrustZone,用于Armv8-M与ST安全实施结合。STM32 L5 MCU具有512KB闪存和256KB SRAM。借助全新内核和ST ART Acccelerator™, STM32 L5 MCU的性能进一步升级。这些STM32 L5 MCU采用7种形式封装,提供大型产品组合,支持高达125°C的环境温度。 特性 超低功耗,灵活功率控制: 电源范围:1.71V至3.6V 温度范围:-40°C至+85/+125°C 批量采集模式(BAM) VBAT模式下187nA:为RTC和32x32位储备寄存器供电 关断模式下,17nA(5个唤醒引脚) 待机模式下,108nA(5个唤醒引脚) 待机模式下,配备RTC,222nA 3.16μA停止2,带RTC 106μA/MHz运行模式(LDO模式) 62μA/MHz 运行模式(3V时)(SMPS降压转换器模式) ...
发表于 10-28 15:01 22次 阅读
STM32L552CCT6 STMicroelectronics STM32L5超低功耗微控制器

如何搞定PCB设计的差分信号

来源:互联网          在高速PCB设计中,差分信号的应用越来越广泛,这主要原因是和普通的单...
发表于 10-23 08:36 0次 阅读
如何搞定PCB设计的差分信号

如何选择正确的Cortex-M处理器?

        本文将通过比较Cortex-M系列处理器之间的产品特性,告诉你如何根据产品应用选择正确...
发表于 10-22 08:16 101次 阅读
如何选择正确的Cortex-M处理器?

ISL6565A、ISL6565B控制微处理器

ISL6565A、ISL6565B控制微处理器核心驱动高达3个同步整流的电压调节并联降压通道。多相buck变换器体系结构使用交织定时来...
发表于 10-19 15:56 101次 阅读
ISL6565A、ISL6565B控制微处理器

350MHz高性能Blackfin处理器核心ADSP-BF535

350MHz高性能Blackfin处理器核心;两个16位mac,两个40位alu,一个40位移位器,四个8位视频alu和两个40位累加器;类似RISC...
发表于 10-15 17:59 101次 阅读
350MHz高性能Blackfin处理器核心ADSP-BF535

ADSP-21467/ADSP-21469是SHARC处理器

摘要 高性能32位/40位浮点处理器;为高性能音频处理而优化;单指令、多数据(SIMD)计算建筑学;5兆片上RAM,4兆片上RO...
发表于 10-12 17:17 303次 阅读
ADSP-21467/ADSP-21469是SHARC处理器

TLC1541 10 位 32kSPS ADC 串行输出微处理器外设/独立、11 通道

信息描述 The TLC1541 is a CMOS A/D converter built around a 10-bit switched-capacitor successive-approximation A/D converter. The device is designed for serial interface to a microprocessor or peripheral using a 3-state output with up to four control inputs [including independent SYSTEM CLOCK, I/O CLOCK, chip select (CS\), and ADDRESS INPUT]. A 2.1-MHz system clock for the TLC1541, with a design that includes simultaneous read/write operation, allows high-speed data transfers and sample rates up to 32 258 samples per second. In addition to the high-speed converter and versatile control logic, there is an on-chip, 12-channel analog multiplexer that can be used to sample any one of 11 inputs or an internal self-test voltage and a sample-and-hold function that operates automatically. The converters incorporated in the TLC1541 feature differential high-impedance reference inputs that facilitate ratiometric conversion, scaling, and...
发表于 04-18 20:07 79次 阅读
TLC1541 10 位 32kSPS ADC 串行输出微处理器外设/独立、11 通道

TLC1551 10 位,164kSPS ADC 并行输出,直接 I/F 至 DSP/微处理器,10 通道

信息描述The TLC1550x and TLC1551 are data acquisition analog-to-digital converters (ADCs) using a 10-bit, switched-capacitor, successive-approximation network. A high-speed, 3-state parallel port directly interfaces to a digital signal processor (DSP) or microprocessor (µP) system data bus. D0 through D9 are the digital output terminals with D0 being the least significant bit (LSB). Separate power terminals for the analog and digital portions minimize noise pickup in the supply leads. Additionally, the digital power is divided into two parts to separate the lower current logic from the higher current bus drivers. An external clock can be applied to CLKIN to override the internal system clock if desired. The TLC1550I and TLC1551I are characterized for operation from –40°C to 85°C. The TLC1550M is characterized over the full military range of –55°C to 125°C.特性Power Dissipation...40 mW Max Advanced LinEPIC™ Single-Po...
发表于 04-18 20:07 106次 阅读
TLC1551 10 位,164kSPS ADC 并行输出,直接 I/F 至 DSP/微处理器,10 通道

TLC0838 8 位,20kSPS ADC 串行输出,微处理器外设/独立运算,远程 运算具有 数据链路,Mux 选项

信息描述These devices are 8-bit successive- approximation analog-to-digital converters, each with an input-configurable multichannel multiplexer and serial input/output. The serial input/ output is configured to interface with standard shift registers or microprocessors. Detailed information on interfacing with most popular microprocessors is readily available from the factory. The TLC0834 (4-channel) and TLC0838 (8-channel) multiplexer is software-configured for single-ended or differential inputs as well as pseudodifferential input assignments. The differential analog voltage input allows for common-mode rejection or offset of the analog zero input voltage value. In addition, the voltage reference input can be adjusted to allow encoding of any smaller analog voltage span to the full 8 bits of resolution. The TLC0834C and TLC0838C are characterized for operation from 0°C to 70°C. The TLC0834I and TLC0838I are characterized for operation from -40°...
发表于 04-18 20:07 96次 阅读
TLC0838 8 位,20kSPS ADC 串行输出,微处理器外设/独立运算,远程 运算具有 数据链路,Mux 选项

TLC0832 8 位,22kSPS ADC 串行输出,微处理器外设/独立运算,Mux 选项,具有 SE 或差动,2 通道

信息描述 These devices are 8-bit successive-approximation analog-to-digital converters. The TLC0831 has single input channels; the TLC0832 has multiplexed twin input channels. The serial output is configured to interface with standard shift registers or microprocessors. The TLC0832 multiplexer is software configured for single-ended or differential inputs. The differential analog voltage input allows for common-mode rejection or offset of the analog zero input voltage value. In addition, the voltage reference input can be adjusted to allow encoding any smaller analog voltage span to the full 8 bits of resolution. The operation of the TLC0831 and TLC0832 devices is very similar to the more complex TLC0834 and TLC0838 devices. Ratiometric conversion can be attained by setting the REF input equal to the maximum analog input signal value, which gives the highest possible conversion resolution. Typically, REF is set equal to VCC (done internally on...
发表于 04-18 20:07 142次 阅读
TLC0832 8 位,22kSPS ADC 串行输出,微处理器外设/独立运算,Mux 选项,具有 SE 或差动,2 通道

TLC0831 8 位,31kSPS ADC 串行输出,微处理器外设/独立运算,单通道

信息描述 These devices are 8-bit successive-approximation analog-to-digital converters. The TLC0831 has single input channels; the TLC0832 has multiplexed twin input channels. The serial output is configured to interface with standard shift registers or microprocessors. The TLC0832 multiplexer is software configured for single-ended or differential inputs. The differential analog voltage input allows for common-mode rejection or offset of the analog zero input voltage value. In addition, the voltage reference input can be adjusted to allow encoding any smaller analog voltage span to the full 8 bits of resolution. The operation of the TLC0831 and TLC0832 devices is very similar to the more complex TLC0834 and TLC0838 devices. Ratiometric conversion can be attained by setting the REF input equal to the maximum analog input signal value, which gives the highest possible conversion resolution. Typically, REF is set equal to VCC (done internally on...
发表于 04-18 20:06 246次 阅读
TLC0831 8 位,31kSPS ADC 串行输出,微处理器外设/独立运算,单通道

TLC0820A 8 位,392kSPS ADC 并行输出,微处理器外设,片上跟踪与保持,单通道

信息描述 The TLC0820AC and the TLC0820AI are Advanced LinCMOSTM 8-bit analog-to-digital converters each consisting of two 4-bit flash converters, a 4-bit digital-to-analog converter, a summing (error) amplifier, control logic, and a result latch circuit. The modified flash technique allows low-power integrated circuitry to complete an 8-bit conversion in 1.18 us over temperature. The on-chip track-and-hold circuit has a 100-ns sample window and allows these devices to convert continuous analog signals having slew rates of up to 100 mV/us without external sampling components. TTL-compatible 3-state output drivers and two modes of operation allow interfacing to a variety of microprocessors. Detailed information on interfacing to most popular microprocessors is readily available from the factory.特性 Advanced LinCMOSTM Silicon-Gate Technology 8-Bit Resolution Differential Reference Inputs Parallel Microprocessor Interface Conversion and A...
发表于 04-18 20:06 64次 阅读
TLC0820A 8 位,392kSPS ADC 并行输出,微处理器外设,片上跟踪与保持,单通道

TMS470MF03107 16/32 位 RISC 闪存微处理器

信息描述TMS470MF04207/03107 器件隶属于德州仪器 (TI) 的 TMS470M 汽车级 16/32 位精简指令集计算机 (RISC) 微控制器系列。 TMS470M 微控制器利用高效率的 Cortex™–M3 16/32 位 RISC 中央处理单元 (CPU) 提供了高性能,由此实现了很高的指令吞吐量并保持了更加出色的代码效率。 TMS470M 器件运用了大端字节序格式,在该格式中,一个字的最高有效字节被存储于编号最小的字节中,而最低有效字节则存储在编号最大的字节中。 高端嵌入式控制应用要求其控制器提供更多的性能并保持低成本。 TMS470M 微控制器架构提供了针对这些性能和成本需求的解决方案,并保持了低功耗。 TMS470MF04207/03107 器件的组成如下: 16/32 位 RISC CPU 内核 TMS470MF04207 高达 448K 字节的程序闪存(具有 SECDED ECC) TTMS470MF03107 高达 320K 字节的程序闪存(具有SECDED ECC) 具有 SECDED ECC 的 64K 字节闪存 (用于获得额外的程序空间或进行 EEPROM 仿真) 高达 24K 字节的静态 RAM (SRAM) (具有 SECDED ECC) 实时中断定时器 (RTI) 矢量中断模块 (VIM) 硬件...
发表于 04-18 20:03 100次 阅读
TMS470MF03107 16/32 位 RISC 闪存微处理器

TMS470MF04207 16/32 位 RISC 闪存微处理器

信息描述TMS470MF04207/03107 器件隶属于德州仪器 (TI) 的 TMS470M 汽车级 16/32 位精简指令集计算机 (RISC) 微控制器系列。 TMS470M 微控制器利用高效率的 Cortex™–M3 16/32 位 RISC 中央处理单元 (CPU) 提供了高性能,由此实现了很高的指令吞吐量并保持了更加出色的代码效率。 TMS470M 器件运用了大端字节序格式,在该格式中,一个字的最高有效字节被存储于编号最小的字节中,而最低有效字节则存储在编号最大的字节中。 高端嵌入式控制应用要求其控制器提供更多的性能并保持低成本。 TMS470M 微控制器架构提供了针对这些性能和成本需求的解决方案,并保持了低功耗。 TMS470MF04207/03107 器件的组成如下: 16/32 位 RISC CPU 内核 TMS470MF04207 高达 448K 字节的程序闪存(具有 SECDED ECC) TTMS470MF03107 高达 320K 字节的程序闪存(具有SECDED ECC) 具有 SECDED ECC 的 64K 字节闪存 (用于获得额外的程序空间或进行 EEPROM 仿真) 高达 24K 字节的静态 RAM (SRAM) (具有 SECDED ECC) 实时中断定时器 (RTI) 矢量中断模块 (VIM) 硬件...
发表于 04-18 20:03 88次 阅读
TMS470MF04207 16/32 位 RISC 闪存微处理器

TMS470MF06607 16/32 位 RISC 闪存微处理器

信息描述TMS470MF06607 器件是德州仪器 TMS470M 系列汽车级 16/32 位精简指令集计算机 (RISC) 微控制器产品的成员。 TMS470M 微控制器利用高效率的 ARM Cortex™–M3 16/32 位 RISC 中央处理单元 (CPU) 实现了高性能,由此在保持了更高代码效率的同时实现了很高的指令吞吐量。 高端嵌入式控制应用要求其控制器提供更多的性能并保持低成本。 TMS470M 微控制器架构提供了针对这些性能和成本需求的解决方案,并保持了低功耗。 TMS470MF06607 器件的组成如下:16/32 位 RISC CPU 内核 带有 SECDED ECC 的 640k 字节的总闪存 512K 字节程序闪存用于额外的程序空间或 EEPROM 仿真的 128K 字节的闪存 带有 SECDED ECC 的 64K 字节静态 RAM (SRAM) 实时中断定时器 (RTI) 矢量中断模块 (VIM) 硬件内置自测试 (BIST) 校验器,用于SRAM (MBIST) 和 CPU (LBIST) 64 位循环冗余校验器 (CRC) 带预置分频器的基于调频 0 引脚锁相环 (FMzPLL) 的时钟模块 两个多缓冲串行外设接口 (MibSPI) 两个具有本地互连网络接口 (LIN) 的 UART (SCI) 两个 CAN 控...
发表于 04-18 20:03 102次 阅读
TMS470MF06607 16/32 位 RISC 闪存微处理器

TMS320F28027 Piccolo 微处理器

信息描述F2802x Piccolo 系列微控制器为 C28x 内核供电,此内核与低引脚数量器件中的高集成控制外设相耦合。 该系列的代码与以往基于 C28x 的代码相兼容,并且提供了很高的模拟集成度。 一个内部电压稳压器允许单一电源轨运行。 对 HRPWM 模块实施了改进,以提供双边缘控制 (调频)。 增设了具有内部 10 位基准的模拟比较器,并可直接对其进行路由以控制 PWM 输出。 ADC 可在 0V 至 3.3V 固定全标度范围内进行转换操作,并支持公制比例 VREFHI / VREFLO 基准。 ADC 接口专门针对低开销/低延迟进行了优化。特性亮点高效 32 位中央处理单元 (CPU) (TMS320C28x) 60MHz,50MHz,和 40MHz 器件 3.3V 单电源 集成型加电和欠压复位 两个内部零引脚振荡器 多达 22 个复用通用输入输出 (GPIO) 引脚 三个 32 位 CPU 定时器 片载闪存、SRAM、一次性可编程 (OTP) 内存 代码安全模块 串行端口外设 (SCI/SPI/I2C) 增强型控制外设 增强型脉宽调制器 (ePWM)高分辨率 PWM (HRPWM)增强型捕捉 (eCAP)模数转换器 (ADC)片上温度传感器比较器38 引脚和 48 引脚封装高效 32 位 CPU (TMS320C28x) 6...
发表于 04-18 20:03 224次 阅读
TMS320F28027 Piccolo 微处理器

TMS320F28035 Piccolo 微处理器

信息描述F2803x Piccolo 系列微控制器为 C28x 内核和控制律加速器 (CLA) 供电,此内核和 CLA 与低引脚数量器件中的高集成控制外设向耦合。 该系列的代码与以往基于 C28x 的代码相兼容,并且提供了很高的模拟集成度。 一个内部电压稳压器允许单一电源轨运行。 对 HRPWM 模块实施了改进,以提供双边缘控制 (调频)。 增设了具有内部 10 位基准的模拟比较器,并可直接对其进行路由以控制 PWM 输出。 ADC 可在 0V 至 3.3V 固定全标度范围内进行转换操作,并支持公制比例 VREFHI / VREFLO 基准。 ADC 接口专门针对低开销/低延迟进行了优化。特性亮点高效 32 位中央处理单元 (CPU) (TMS320C28x) 60MHz 器件 3.3V 单电源 集成型加电和欠压复位 两个内部零引脚振荡器 多达 45 个复用通用输入输出 (GPIO) 引脚 三个 32 位 CPU 定时器 片载闪存,SRAM,OTP 内存 代码安全模块 串行端口外设 (SCI/SPI/I2C/LIN/eCAN) 增强型控制外设 增强型脉宽调制器 (ePWM) 高分辨率 PWM (HRPWM) 增强型捕捉 (eCAP) 个高分辨率输入捕获 (HRCAP) 增强型正交编码器脉冲 (eQEP) 模数转换器 (ADC...
发表于 04-18 20:03 445次 阅读
TMS320F28035 Piccolo 微处理器

TDA3 ADAS 应用处理器

信息描述 TI 的 TDA3x 片上系统 (SoC) 是经过高度优化的可扩展系列器件,其设计满足领先的高级驾驶员辅助系统 (ADAS) 要求。 TDA3x SoC 处理器集成了性能、低功耗、小尺寸和 ADAS 视觉分析处理功能的最优组合,支持广泛的 ADAS 应用,旨在推进更加自主流畅的驾驶体验。TDA3x SoC 支持业内最广泛的 ADAS 应用,包括前置摄像头、后置摄像头、环视系统、雷达和单一架构整合系统,将复杂的嵌入式视觉技术应用于现代化汽车。TDA3x SoC 整合了非单一型可扩展架构,其中包括 TI 定点和浮点 TMS320C66x 数字信号处理器 (DSP)、具有嵌入式视觉引擎 (EVE) 的视觉 AccelerationPac 和双路 ARM Cortex-M4 处理器。 该器件可采用不同的封装选项(包括叠加封装)实现小外形尺寸设计,从而实现低功耗配置。 TDA3x SoC 还集成有诸多外设,包括 LVDS 环视系统的多摄像头接口(并行和串行)、显示屏、控制器局域网 (CAN) 和千兆位以太网视频桥接 (AVB)。TDA3x 视觉 AccelerationPac 中的 EVE 承担了处理器的视觉分析功能,同时还降低了功耗。 视觉 AccelerationPac 针对视觉处理进行了优化,可通过 32 位...
发表于 04-18 20:02 236次 阅读
TDA3 ADAS 应用处理器

BELASIGNA 300 用于便携式通信设备的24位音频处理器

信息BelaSigna®300是一款超低功耗,高保真单声道音频处理器,适用于便携式通信设备,可在不影响尺寸或电池寿命的情况下提供卓越的音频清晰度。 BelaSigna 300为易受噪声和回声影响的设备提供了卓越音频性能的基础。其独特的专利双核架构使多种高级算法能够同时运行,同时保持超低功耗。微型超低功耗单芯片解决方案对电池寿命或外形尺寸几乎没有影响,是便携式设备的理想选择。具有领域专业知识和一流算法,安森美半导体和我们的解决方案合作伙伴网络可以帮助您快速开发和推出产品。 BelaSigna 300芯片提供全套开发工具,实践培训和全面技术支持。 针对音频处理优化的负载均衡双核DSP架构 超低功耗:通常为1-10 mA 微型外形尺寸:3.63 x 2.68 mm PCB面积,外部元件很少 输入级: - 88 dB系统动态范围可扩展至110 dB - A / D采样率从8.0到60 kHz - 4个独立通道 输出阶段: - 高保真D类输出直接驱动扬声器 - 25 mA最大声功率输出 灵活的输入输出控制器(IOC),用于卸载DSP上的数字信号移动< / li> 支持具有极低群延迟的高级自适应音频处理算法 128位AES高级加密以保护制造商和用户数据 与其他系统和HMI的无缝连接按钮,电位器和L...
发表于 04-18 19:43 143次 阅读
BELASIGNA 300 用于便携式通信设备的24位音频处理器

BELASIGNA 250 16位音频处理器,全立体声2声道,2声道输出

信息BelaSigna®250是一款完整的可编程音频处理系统,专为超低功耗嵌入式和便携式数字音频系统而设计。这款高性能芯片以BelaSigna 200的架构和设计为基础,可提供卓越的音质和无与伦比的灵活性。 BelaSigna 250集成了完整的音频信号链,来自立体声16位A / D转换器或数字接口,可接受信号通过完全灵活的数字处理架构,可以直接连接到扬声器的立体声模拟线路电平或直接数字电源输出。 独特的并行处理架构 集成转换器和电源输出 超低功耗:20 MHz时5.0 mA; 1.8 V电源电压 支持IP保护 智能电源管理,包括需要 88 dB系统动态范围且系统噪声极低的低电流待机模式 灵活的时钟架构,支持高达33 MHz的速度 全系列可配置接口,包括:IS,PCM,UART,SPI,IC,GPIO...
发表于 04-18 19:43 200次 阅读
BELASIGNA 250 16位音频处理器,全立体声2声道,2声道输出

BELASIGNA 300 AM 带AfterMaster HD的音频处理器

信息BelaSigna®300AM是一款基于DSP的音频处理器,能够在包含主机处理器和/或外部I 基于S的单声道或立体声A / D转换器和D / A转换器。 AfterMaster HD是一种实时处理音频信号的算法,可显着提高响度,清晰度,深度和饱满度。 br> BelaSigna 300 AM专门设计用于需要解决方案以克服小型或向下扬声器(包括平板电视或耳机)限制的应用。 通常4执行AfterMaster HD时为-8 mA 尺寸为3.63 mm x2.68 mm x 0.92 mm(包括焊球)提供 包括一个快速的I 基于C的界面,用于下载和AfterMaster HD算法的一般配置,一个高度可配置的PCM接口,用于将数据流入和器件,高速UART,SPI端口和5个GPIO。 这些器件无铅,无卤素/ BFR,符合RoHS标准...
发表于 04-18 19:42 150次 阅读
BELASIGNA 300 AM 带AfterMaster HD的音频处理器

AD567 12位电流输出、微处理器兼容型DAC

信息优势和特点 单芯片结构 双缓冲锁存器支持兼容8位微处理器 快速建立时间:500 ns(最大值,至±1/2 LSB) 片内集成高稳定性嵌入式齐纳基准电压源 整个温度范围内保证单调性 整个温度范围内保证线性度:1/2 LSB(最大值,AD567K) 保证工作电压:±12 V或±15 V 欲了解更多信息,请参考数据手册产品详情AD567是一款完整的高速12位单芯片数模转换器,内置一个高稳定性嵌入式齐纳基准电压源和一个双缓冲输入锁存器。该转换器采用12个精密、高速、双极性电流导引开关和一个经激光调整的薄膜电阻网络,可提供快速建立时间和高精度特性。微处理器兼容性通过片内双缓冲锁存器实现。输入锁存器能够与4位、8位、12位或16位总线直接接口。因此,第一级锁存器的12位数据可以传输至第二级锁存器,避免产生杂散模拟输出值。锁存器可以响应100 ns的短选通脉冲,因而可以与现有最快的微处理器配合使用。AD567拥有如此全面的功能与高性能,是采用先进的开关设计、高速双极性制造工艺和成熟的激光晶圆调整技术(LWT)的结果。该器件在晶圆阶段进行调整,25°C时最大线性误差为±1/4 LSB(K级),整个工作温度范围内的线性误差为±1/2 LSB。芯片的表面下(嵌入式...
发表于 04-18 19:24 230次 阅读
AD567 12位电流输出、微处理器兼容型DAC

AD557 DACPORT低成本、完整微处理器兼容型8位DAC

信息优势和特点 完整的8位DAC 电压输出:0 V至2.56 V 内部精密带隙基准电压源 单电源供电:5 V (±10%) 完全微处理器接口 快速建立时间:1 xxs内电压达到±1/2 LSB精度 低功耗:75 mW 无需用户调整 在工作温度范围内保证单调性 规定了 T min至T max的所有误差 小型16引脚DIP或20引脚PLCC封装 低成本产品详情AD557 DACPORT®是一款完整的电压输出8位数模转换器,它将输出放大器、完全微处理器接口以及精密基准电压源集成在单芯片上。无需外部元件或调整,就能以全精度将8位数据总线与模拟系统进行接口。AD557 DACPORT的低成本和多功能特性是单芯片双极性技术持续发展的结果。完整微处理器接口与控制逻辑利用集成注入逻辑(I2L)实现,集成注入逻辑是一种极高密度的低功耗逻辑结构,与线性双极性制造工艺兼容。内部精密基准电压源是一种取得专利的低压带隙电路,采用+5 V单电源时可实现全精度性能。薄膜硅铬电阻提供在整个工作温度范围内保证单调性工作所需的稳定性,对这些薄膜电阻进行激光晶圆调整则可实现出厂绝对校准,误差在±2.5 LSB以内,因此不需要用户进行增益或失调电压调整。新电路设计可以使电压在800 ns内达到±...
发表于 04-18 19:12 180次 阅读
AD557 DACPORT低成本、完整微处理器兼容型8位DAC

AD558 电压输出8位数模转换器,集成输出放大器、完全微处理器接口和精密基准电压源

信息优势和特点 完整8位DAC 电压输出:两种校准范围 内部精密带隙基准电压源 单电源供电:+5 V至+15 V 完全微处理器接口 快速建立时间:1 ±s内电压达到±1/2 LSB精度 低功耗:75 mW 无需用户调整 在工作温度范围内保证单调性 规定了 Tmin至Tmax的所有误差 16引脚DIP和20引脚PLCC小型封装 激光晶圆调整单芯片供混合使用产品详情AD558 DACPORT®是一款完整的电压输出8位数模转换器,它将输出放大器、完全微处理器接口以及精密基准电压源集成在单芯片上。无需外部元件或调整,就能以全精度将8位数据总线与模拟系统进行接口。这款DACPORT器件的性能和多功能特性体现了近期开发的多项单芯片双极性技术成果。完整微处理器接口与控制逻辑利用集成注入逻辑(I2 L)实现,集成注入逻辑是一种极高密度的低功耗逻辑结构,与线性双极性制造工艺兼容。内部精密基准电压源是一种取得专利的低压带隙电路,采用+5 V至+15 V单电源时可实现全精度性能。薄膜硅铬电阻提供在整个工作温度范围内保证单调性工作所需的稳定性(所有等级器件),对这些薄膜电阻运用最新激光晶圆调整技术则可实现出厂绝对校准,误差在±1 LSB以内,因此不需要用户进行增...
发表于 04-18 19:12 588次 阅读
AD558 电压输出8位数模转换器,集成输出放大器、完全微处理器接口和精密基准电压源

TMS320C5545 TMS320C5545 定点数字信号处理器

信息描述这些器件是 TI C5000定点数字信号处理器 (DSP) 产品系列的成员之一,适用于低功耗应用。 选择。 定点 DSP 基于 TMS320C55x DSP 系列 CPU 处理器内核。C55x DSP 架构通过提升的并行性和节能性能实现高性能和低功耗。CPU 支持一个内部总线结构,此结构包含一条程序总线,一条 32 位读取总线和两条 16 位数据读取总线,两条数据写入总线和专门用于外设和 DMA 操作的附加总线。这些总线可实现在一个单周期内执行高达四次 16 位数据读取和两次 16 位数据写入的功能。此器件还包含四个 DMA 控制器,每个控制器具有 4 条通道,可在无需 CPU 干预的情况下提供 16 条独立通道的数据传送。每个 DMA 控制器在每周期可执行一个 32 位数据传输,此数据传输与 CPU 的运行并行并且不受 CPU 运行的影响。 C55x CPU 提供两个乘积累积 (MAC) 单元,每个单元在一个单周期内能够进行 17 位 × 17 位乘法以及 32 位加法。一个中央 40 位算术和逻辑单元 (ALU) 由一个附加 16 位 ALU 提供支持。ALU 的使用受指令集控制,从而提供优化并行运行和功耗的能力。C55x CPU 内的地址单元 (AU) 和数据单元 (DU) 对这些资源进...
发表于 04-18 19:06 145次 阅读
TMS320C5545 TMS320C5545 定点数字信号处理器
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